안녕하세요, 송송입니다. 이번 시간에는 고유전율 high-k에 대해 간단히 알아보고자 합니다. 갑자기 뜬금없이 왜 이 주제를 소개하냐! 물론 high-k도 반도체 분야에 아주 좋은 먹거리입니다. 쉽게 예를 들면 제가 지금껏 소개하고 있는 모든 반도체 공정들은 여러분의 핸드폰 하나를 만들기 위한 일련 과정이라고 생각해보자구요. 어떻게 하면 더 싸면서 좋으면서 빠르게 만들 수 있는지를 연구하는게 현 반도체 분야의 주소입니다. 더 싸면서 좋은 품질을 얻기 위해 더 많은 소재를 연구하고 더 우수한 특성을 갖는 물질들을 탐색하는 것이죠.
그럼 각설하고, High-k가 뭔데!
▶ High-k : 고유전율 물질
- 공정이 점차 미세화가 됨에따라 SiO2를 대신할 물질이 필요해지기 시작했습니다.
* SiO2 잘 쓰면 되는데 왜?
- 나노 스케일의 아주 미세한 공정이 진행되고 있습니다. 그로 인해 너무나도 작아진 소자들이 원래의 제 기능을 하지 못하는 문제가 발생하게 됩니다.
위 그림을 살펴보면, Gate-insulator의 역할은 부도체로서 전류를 차단하는 역할을 해야하는데, 점차 얘네가 다 작아지다 보니까 차단을 못하는거죠. 쉽게 말해 누설전류가 생긴다는 말입니다.
Gate-Insulator는 보통 SiO2를 많이 사용했는데, 두께가 얇아지다 보니 뚫리는거죠.
위 식을 잘 살펴보면 C값을 키우기 위한 변수들을 알 수 있습니다.
1) 도체 평판의 면적
2) 도체판 사이의 거리
3) 유전체의 유전율
*근데 소자가 점차 작아진다고 계속 얘기했죠? 그러니까 1번과 2번의 개선은 한계가 존재하게 됩니다.
그렇기 떄문에!! 높은 유전율을 갖는 High-k소재가 각광받고 있는것이죠.
▶ 유전율 ?
- 전기장이 인가될 때, 전하를 잡아두는 정도를 나타내는 척도
- High-k 소재는 고유전율 소재로 같은 전압을 인가하더라도 다른 소재보다 더 많은 전하를 잡아둘 수 있습니다.
- 이러한 유전율의 원리는 절연막의 특징인 "분극 현상" 때문인데요, 게이트에 전압을 인가하게 되면 절연막을 구성하는 원자는 원자핵과 전자로 분리가 되는 분극 현상이 일어나게 됩니다.
→ 유전율이 클수록 분극이 더 잘 일어나고, 원자핵과 전자의 늘어나는 정도가 커지게 됩니다.
MOSFET에서 High-k 소재를 Gate-Insulator에 도입해보겠습니다. 그럼 Gate에 양전압을 인가해주면 절연막의 위쪽은 (-), 아래쪽은 (+)로 분극이 더 잘 되게됩니다.
고로, Gate-Insulator 하부막에 전자를 더 효율적으로 모을 수 있게 됩니다.
High-k 소재일수록 분극이 잘 되어 효울적으로 채널층의 전하를 잘 모을 수 있다고 했는데요, 그러나 장점만 있지는 않습니다. High-k 소재는 분극이 잘 일어나는 만큼 원자 내 결합이 약하기 때문에 유전율이 너무 높은 소재를 사용하게 되면 오히려 누설전류가 증가할 수 있습니다.
실제로, 유전율이 증가할수록 소재의 Energy bandgap은 작아지게 됩니다.
예를 들어볼게요!
SiO2는 3.9의 유전율을 갖지만 ~9.1 eV의 높은 밴드갭 특성으로 5 MeV의 내전압을 가지는 등 절연특성이 매우 우수합니다. 하지만, TiO2와 같이 83 ~ 100 정도의 유전율을 갖는 High-k 소재는 3.05 eV의 낮은 Energy bandgap을 갖고 있으므로 TiO2를 Gate-Insulator로 사용할 경우에는 누설 전류가 생기게 되는것이죠.
이와 같은 문제가 발생하지 않도록 trade-off 관계를 잘 고려하여 물질을 선택해야 합니다.
현재는 20 ~ 25 정도의 높은 유전율과 5.8 eV 정도의 적절한 Energy bandgap을 갖는 HfO2가 High-k 소재로 각광받고 있습니다.
▶ HfO2 로 바꾸면 뭐가 좋은데!
- HFO2의 유전율은 20 ~ 25 정도로 SiO2의 유전율의 약 5배 더 높습니다.
이는 같은 게이트 전압을 인가하더라도 같은 면적과 두께일 경우 절연막 아래 반전층의 전하밀도는 기존 SiO2보다 약 5배 높다는 것을 의미하겠죠.
또 이렇게도 됩니다. 동일한 전하밀도를 형성하면서 HfO2는 SiO2의 1/5정도의 두께만 사용해도 된다는 것!
▶ High-k 다 좋을까?
- 결론은 NO
- 화학적, 열적 안정성이 있으며, Si 기판 위에서 conformal하게 균일한 박막을 형성할 수 있어야하는데요.. 실상은 쉽지 않겠죠.
- 그래서 High-k 소재의 경우 앞서 소개한 ALD 공정으로 10 nm 이하의 두께를 형성시키고 있습니다.
- 그러나, ALD 공정을 통한 우수한 막을 형성해도 Si 기판과의 계면적 특성이 좋지 않아 문제가 되고 있죠.
* 계면에서의 전하 캐리어의 이동이 원할하지 않아 전류 특성에 영향을 미치게 됩니다.
- 뿐만 아니라, High-k 소재 역시 두께가 얇아짐에 따라 낮은 Energy bandgap으로 인한 누설전류 문제가 발생하기도 하죠.
그렇기 떄문에 현재 더 나은 High-K 소재를 찾기 위한 연구가 오늘에도 이어지고 있습니다.
----------------------------------------------------------------------------------------------------------------------------------------------------------------
이번 포스팅에는 High-k니 뭐니 어려운 말을 잔뜩 써놔서 간단히라고 말하기 좀 그렇네요..
그렇지만, High-k에 관한건 대충이라도 알아두시면 무조건 좋으니 참고하시길 바랄게요.
지금와서 생각해보니 제가 반도체 공정에 대해서만 소개하고 있는데, 실상 반도체 이론에 관한거는 뺴고 하고 있더라구요. 그래서, 반도체 8대 공정 중 후공정에 해당하는 패키징 이런건 추 후에 같이 얘기하고 반도체 이론부터 발 담가보도록 하죠!
다음 시간엔 반도체란 무엇인가!! 에서 부터 시작하겠습니다.